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Fix PWM set/clr_inverted (#122)
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parent
ac7a17f6e1
commit
25e477b73e
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@ -520,18 +520,6 @@ impl<S: SliceId, M: SliceMode, C: ChannelId> Channel<S, M, C> {
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duty_cycle,
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duty_cycle,
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}
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}
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}
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}
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/// Invert channel output
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#[inline]
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pub fn set_inverted(&mut self) {
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self.regs.write_inv_b(true)
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}
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/// Invert channel output or not
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#[inline]
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pub fn clr_inverted(&mut self) {
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self.regs.write_inv_b(false)
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}
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}
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}
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impl<S: SliceId, M: SliceMode, C: ChannelId> Sealed for Channel<S, M, C> {}
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impl<S: SliceId, M: SliceMode, C: ChannelId> Sealed for Channel<S, M, C> {}
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@ -603,6 +591,18 @@ impl<S: SliceId, M: SliceMode + ValidSliceMode<S>> Channel<S, M, A> {
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pin: pin.into_mode(),
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pin: pin.into_mode(),
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}
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}
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}
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}
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/// Invert channel output
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#[inline]
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pub fn set_inverted(&mut self) {
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self.regs.write_inv_a(true)
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}
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/// Stop inverting channel output
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#[inline]
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pub fn clr_inverted(&mut self) {
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self.regs.write_inv_a(false)
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}
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}
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}
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impl<S: SliceId, M: SliceMode + ValidSliceMode<S>> Channel<S, M, B> {
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impl<S: SliceId, M: SliceMode + ValidSliceMode<S>> Channel<S, M, B> {
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@ -618,6 +618,18 @@ impl<S: SliceId, M: SliceMode + ValidSliceMode<S>> Channel<S, M, B> {
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pin: pin.into_mode(),
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pin: pin.into_mode(),
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}
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}
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}
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}
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/// Invert channel output
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#[inline]
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pub fn set_inverted(&mut self) {
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self.regs.write_inv_b(true)
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}
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/// Stop inverting channel output
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#[inline]
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pub fn clr_inverted(&mut self) {
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self.regs.write_inv_b(false)
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}
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}
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}
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impl<S: SliceId, M: SliceMode + ValidSliceInputMode<S>> Channel<S, M, B> {
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impl<S: SliceId, M: SliceMode + ValidSliceInputMode<S>> Channel<S, M, B> {
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